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隨著電路板設(shè)計(jì)日趨復(fù)雜，開(kāi)始將現(xiàn)有的硬件/電源管理架構(gòu)性能推向極限。目前最常用的電路板管理架構(gòu)共有四種，雖然都可用于支援這些復(fù)雜的設(shè)計(jì)，但是或多或少都需要在設(shè)計(jì)的可擴(kuò)展性、工作量或成本方面做出讓步或妥協(xié)。

 

最近，第五種電路板管理架構(gòu)出現(xiàn)了，它能夠提供目前最高的性能、安全性和靈活性，同時(shí)大幅減少設(shè)計(jì)工作量和建置成本。本文將探討這種全新的架構(gòu)，主要著重于其提供的電源管理功能。

 

概述

我們通常將一塊電路板分為兩個(gè)功能模組(圖1)——負(fù)載管理(Payload Management)和硬件管理(Hardware Management)。對(duì)于大多數(shù)的電路板來(lái)說(shuō)，負(fù)載功能部份占整個(gè)電路板面積的80%至90%(資料/控制層和/或處理器)。剩下的10%至20%則為硬件管理部份，用于執(zhí)行硬件級(jí)的監(jiān)控/控制或內(nèi)務(wù)處理。
 

 

 

圖1：在典型的電子系統(tǒng)中，硬件管理部份通常占電路板面積的10%~20% 

 

遺憾的是，目前大多數(shù)硬件管理解決方案很難進(jìn)行擴(kuò)展以滿(mǎn)足越來(lái)越復(fù)雜的負(fù)載功能需求。例如，盡管硬件管理部份僅占電路板面積的10%至20%，但這部份的設(shè)計(jì)和除錯(cuò)所需的時(shí)間占整個(gè)開(kāi)發(fā)周期相當(dāng)大的比重(30%至40%)。同樣地，硬件管理器占用總材料成本(BOM)的比重也高得不成比例。

 

直到最近，一種全新的分散式架構(gòu)面世了，它比其他架構(gòu)更具有可擴(kuò)展性，而且能以更低的BOM成本實(shí)現(xiàn)。為了便于瞭解分散式架構(gòu)的優(yōu)點(diǎn)，我們先討論最常用的四種硬件管理架構(gòu)(圖2-5)如何建置電源管理功能，接著再深入探索分散式架構(gòu)(圖7)。

 

基于控制PLD的電源管理架構(gòu)比較

以下將就四款常用的電源管理架構(gòu)進(jìn)行比較(圖2-5)。

 

電源架構(gòu)#1：基于CPLD的電源管理和內(nèi)務(wù)處理

在這種架構(gòu)中，電源管理功能被添加到板上控制PLD (CPLD)中。該CPLD監(jiān)控輸入電源和每個(gè)DC-DC轉(zhuǎn)換器的‘Power Good’訊號(hào)(圖2)。使用CPLD實(shí)現(xiàn)時(shí)序演算法產(chǎn)生‘Enable’訊號(hào)用于負(fù)載電路上電，避免導(dǎo)致?lián)p壞或邏輯錯(cuò)誤。該CPLD還可產(chǎn)生邏輯訊號(hào)，如重設(shè)(Reset)和Power Good等訊號(hào)，以確保負(fù)載元件能夠在上電時(shí)開(kāi)始操作或在斷電時(shí)停止操作。它還負(fù)責(zé)產(chǎn)生序列，以便在斷電或偵測(cè)到故障時(shí)安全地停用電源。PLD易于支援事件導(dǎo)向的解決方案，可為不同的故障組合分別提供響應(yīng)。

 

圖2：基于CPLD的硬件管理系統(tǒng)，可實(shí)現(xiàn)電源管理和內(nèi)務(wù)處理功能

 

對(duì)于這類(lèi)型的設(shè)計(jì)，所有的電源時(shí)序、保護(hù)和控制功能均使用CPLD實(shí)現(xiàn)，通常以VHDL或Verilog編寫(xiě)。

 

優(yōu)點(diǎn)：

?　低成本

?　直觀(guān)的架構(gòu)，使得CPLD的時(shí)序邏輯易于因應(yīng)新應(yīng)用進(jìn)行調(diào)整

?　使用一種設(shè)計(jì)環(huán)境(常用Verilog)即可實(shí)現(xiàn)設(shè)計(jì)

?　事件導(dǎo)向的架構(gòu)能以靈活的方式對(duì)各種故障做出不同的回應(yīng)

 

缺點(diǎn)：

?　由于每個(gè)電源需要2條訊號(hào)通道，更大、更復(fù)雜的設(shè)計(jì)開(kāi)始面臨更多CPLD I/O埠數(shù)以及電路板擁擠的挑戰(zhàn)

?　Power Good偵測(cè)不精確(通常為8%到20%的錯(cuò)誤率)以及無(wú)法監(jiān)控電源電壓的趨勢(shì)，導(dǎo)致可靠性降低

?　添加自動(dòng)測(cè)量功能(監(jiān)控實(shí)際的電源電壓，而非Power Good訊號(hào))，必須添加1個(gè)A/D轉(zhuǎn)換器，增加了電路板的成本和復(fù)雜度

?　需要電路板級(jí)工程師(具備數(shù)位電路經(jīng)驗(yàn))建置所需的功能，在很多情況下，這一類(lèi)的工程師并不是電源方面的專(zhuān)家

 

電源架構(gòu)#2：采用電源管理IC置電源管理，并使用CPLD進(jìn)行內(nèi)務(wù)處理

在此功能拆分的架構(gòu)中，1顆電源管理IC負(fù)責(zé)為電路板的DC-DC轉(zhuǎn)換器進(jìn)行監(jiān)控和定序(圖3)。因?yàn)殡娫垂芾鞩C能直接監(jiān)控電源的電壓，還可執(zhí)行微調(diào)和裕度功能。CPLD使用電源的Power Good狀態(tài)來(lái)產(chǎn)生必要的控制、狀態(tài)和內(nèi)務(wù)處理訊號(hào)。

 

圖3：使用電源管理IC和CPLD實(shí)現(xiàn)的硬件管理系統(tǒng)

 

這些設(shè)計(jì)經(jīng)常使用基于GUI配置的工具來(lái)定義電源管理IC功能，而CPLD邏輯則使用VHDL或Verilog加以定義。

優(yōu)點(diǎn)：

?　減少CPLD的I/O數(shù)量，因?yàn)?lsquo;Enable’功能可由電源管理IC執(zhí)行

?　電路板空間更寬裕，得以實(shí)現(xiàn)更簡(jiǎn)化的布局和更少的PCB層數(shù)

?　藉由直接監(jiān)控電源電壓，電源管理IC可取得更加精確的系統(tǒng)整體健康資訊，提高系統(tǒng)穩(wěn)定度

 

缺點(diǎn)：

?　電源管理IC增加了BOM成本——特別是需要多個(gè)元件時(shí)

?　該架構(gòu)可提供事件導(dǎo)向的響應(yīng)，但是如果部署了兩個(gè)以上的電源管理IC就會(huì)增加設(shè)計(jì)復(fù)雜度

?　為更復(fù)雜的設(shè)計(jì)調(diào)整序列將變得更困難——特別是當(dāng)牽涉到為多個(gè)電源管理IC劃分功能時(shí)

?　由于設(shè)計(jì)流程必須使用多個(gè)工具(GUI + VHDL/Verilog)，可能需要多名工程師，而且會(huì)增加設(shè)計(jì)風(fēng)險(xiǎn)

 

電源架構(gòu)#3：使用CPLD實(shí)現(xiàn)內(nèi)務(wù)處理，并以PMBus實(shí)現(xiàn)基于MCU的電源管理功能

圖4中的架構(gòu)使用微控制器(MCU)來(lái)控制數(shù)控負(fù)載點(diǎn)(DPOL)的電源時(shí)序。MCU使用電源管理匯流排(PMBus)來(lái)管理DPOL——PMBus是基于I2C匯流排的雙線(xiàn)通訊協(xié)定。CPLD負(fù)責(zé)板上內(nèi)務(wù)處理功能以及控制帶有類(lèi)比控制介面(APOL)的任意負(fù)載點(diǎn)DC-DC轉(zhuǎn)換器。為了簡(jiǎn)化軟件設(shè)計(jì)，大多數(shù)基于MCU的電源管理設(shè)計(jì)采用時(shí)間序列方案。

 

圖4：使用CPLD和MCU共同實(shí)現(xiàn)的硬件管理系統(tǒng)

 

基于軟件的電源管理存在另一個(gè)潛在缺點(diǎn)，即需要更長(zhǎng)的故障回應(yīng)時(shí)間(通常需要10~15毫秒，而CPLD的回應(yīng)時(shí)間則是微秒級(jí)的)。對(duì)于需要更快回應(yīng)時(shí)間(或者是事件導(dǎo)向的序列)的某些故障來(lái)說(shuō)，可添加CPLD作為第二道保護(hù)措施。

 

實(shí)現(xiàn)基于軟件的電源管理需要用于MCU的軟件和CPLD設(shè)計(jì)的VHDL或Verilog。

優(yōu)點(diǎn)：

?　設(shè)計(jì)十分易于進(jìn)行調(diào)整(僅針對(duì)基于時(shí)間的序列)

?　豐富的軟件開(kāi)發(fā)工具，使得基于MCU的解決方案能夠更快、更方便地進(jìn)行除錯(cuò)。

?　升級(jí)韌體即可快速更改設(shè)計(jì)

?　簡(jiǎn)化PCB設(shè)計(jì)——DPOL周?chē)牟季€(xiàn)更有馀裕

 

缺點(diǎn)：

?　更昂貴的BOM成本

?　難以針對(duì)事件導(dǎo)向的序列需求調(diào)整設(shè)計(jì)

?　需要多種設(shè)計(jì)工具(Verilog/VHDL+軟件)

?　APOL和DPOL混合控制解決方案存在以下多項(xiàng)缺點(diǎn)：(1)較難模擬(2)硬件管理功能僅能在原型板開(kāi)發(fā)環(huán)境中進(jìn)行測(cè)試(3)復(fù)雜度增加了系統(tǒng)除錯(cuò)時(shí)間

 

電源架構(gòu)#4：使用CPLD與晶片上ADC實(shí)現(xiàn)電源管理和內(nèi)務(wù)處理

為了克服Power-Good訊號(hào)不精確導(dǎo)致的問(wèn)題，可使用配備晶片上類(lèi)比數(shù)位轉(zhuǎn)換器(ADC)的CPLD來(lái)監(jiān)控板級(jí)電源電壓。在此架構(gòu)中，CPLD建置使用晶片軟/硬處理器核心的電源管理功能，而內(nèi)務(wù)處理功能則由硬件邏輯實(shí)現(xiàn)(圖5)。

 

圖5：使用配備晶片上ADC的CPLD實(shí)現(xiàn)硬件管理系統(tǒng)

 

針對(duì)這種類(lèi)型的設(shè)計(jì)，設(shè)計(jì)工程師常常以軟件開(kāi)發(fā)電源管理功能，以及使用VHDL/ Verilog開(kāi)發(fā)其他內(nèi)務(wù)處理功能。

優(yōu)點(diǎn)：

?　該解決方案十分易于進(jìn)行調(diào)整或搭配其他設(shè)計(jì)

?　結(jié)合電源管理和內(nèi)務(wù)處理功能，縮短設(shè)計(jì)時(shí)間

?　該架構(gòu)可為遠(yuǎn)端系統(tǒng)管理器提供電壓遙測(cè)功能

 

缺點(diǎn)：

?　需要更高密度與I/O接腳數(shù)更多的CPLD

?　復(fù)雜的CPLD增加系統(tǒng)成本

?　將低電壓類(lèi)比遙測(cè)布線(xiàn)至單一位置，將使電路板空間更加擁擠

?　迫使數(shù)位電路工程師必須同時(shí)建置電源管理功能以及數(shù)位控制功能

 

分散式電源管理架構(gòu)

上述的每一種解決方案都會(huì)使得相關(guān)設(shè)計(jì)做出不同程度的妥協(xié)，以在性能、靈活性、安全性、成本、復(fù)雜程度以及便捷性之間取得平衡。
 

隨著電源管理系統(tǒng)變得越來(lái)越大和越來(lái)越復(fù)雜，要做出上述妥協(xié)也變得越來(lái)越困難。而下文介紹的分散式電源管理架構(gòu)由于使用了低成本的類(lèi)比感測(cè)與控制(ASC)電源管理元件，避免了上述其他架構(gòu)在設(shè)計(jì)方面的許多讓步。這些ASC元件可實(shí)現(xiàn)完整的硬件管理功能(電源和溫度管理、控制通道以及內(nèi)務(wù)處理功能，被統(tǒng)一稱(chēng)作硬件管理功能)。

 

例如，萊迪思半導(dǎo)體(Lattice Semiconductor)的L-ASC10是一款硬件管理(電源、溫度和控制層)擴(kuò)展器。它可與CPLD(如萊迪思的低成本MachXO2系列)配合使用，以實(shí)現(xiàn)電路板的硬件管理功能。圖6顯示硬件管理功能如何在L-ASC10及其輔助晶片MachXO2CPLD之間進(jìn)行劃分。

 

圖6：L-ASC10遠(yuǎn)端感測(cè)和控制元件

 

每一條類(lèi)比感測(cè)通道都可透過(guò)兩個(gè)獨(dú)立的可程式比較器進(jìn)行監(jiān)控，支援高/低以及輸入/輸出(視窗比較)監(jiān)控功能。ASC和CPLD之間的通訊則透過(guò)一條3線(xiàn)序列匯流排(Tx/Rx/Ck)實(shí)現(xiàn)。

接下來(lái)，我們將會(huì)看到使用單條序列匯流排監(jiān)控多個(gè)電源電壓時(shí)，可大幅降低PLD所需的I/O數(shù)量。

 

電源架構(gòu)#5：由CPLD和ASC元件(提供分散式電壓感測(cè)和控制)實(shí)現(xiàn)的電源管理和內(nèi)務(wù)處理功能

在分散式硬件管理架構(gòu)中，CPLD使用幾個(gè)外部ASC元件監(jiān)控電源電壓，并傳輸‘Enable/Disable’指令至DC-DC電源，并執(zhí)行其他內(nèi)務(wù)處理功能。

 

圖7：使用分散式架構(gòu)實(shí)現(xiàn)的硬件管理系統(tǒng)

 

電源管理和內(nèi)部處理功能均可使用GUI工具、VHDL/Verilog或結(jié)合上述兩者實(shí)現(xiàn)。

優(yōu)點(diǎn)：

?　常見(jiàn)的3線(xiàn)匯流排最大程度減少所需的CPLD I/O接腳數(shù)

?　簡(jiǎn)化的PCB布線(xiàn)，大幅提升電路板馀裕

?　整個(gè)系統(tǒng)可采用一種設(shè)計(jì)環(huán)境(GUI或VHDL/Verilog)進(jìn)行開(kāi)發(fā)

?　分散式架構(gòu)是高度可擴(kuò)展的

?　電壓、電流和溫度監(jiān)控功能整合于ASC元件中，降低解決方案成本

?　整合電源管理和內(nèi)部處理功能，縮短設(shè)計(jì)時(shí)程

?　采用萊迪思的標(biāo)淮電源除錯(cuò)套件，大幅縮短電路板除錯(cuò)時(shí)間

 

總結(jié)

隨著電路板級(jí)系統(tǒng)的設(shè)計(jì)復(fù)雜度日益提高，硬件管理系統(tǒng)在設(shè)計(jì)工作量和BOM成本這兩方面所占的比重越來(lái)越大。使用CPLD和POL電源實(shí)現(xiàn)某些或所有的管理功能，可減輕上述趨勢(shì)帶來(lái)的困難，然而此時(shí)成本變成了攔路虎?，F(xiàn)在，分散式硬件管理架構(gòu)面世了，可透過(guò)3線(xiàn)序列鏈路將CPLD連接到低成本的感測(cè)元件。除了降低設(shè)計(jì)復(fù)雜度、電路板空間要求以及BOM成本之外，該架構(gòu)還可使用多種類(lèi)比和數(shù)位工程師常用的工具進(jìn)行建置。